未至之境 / computer-architecture
AI 样例
RISC-V 五级流水线 CPU
从取指到冒险处理的体系结构实现记录
一个教学型 RISC-V 五级流水线 CPU 项目，用来记录取指、译码、执行、访存、写回、冒险处理和仿真验证的全过程。
RISC-VCPUPipelineVerilog
Project Notes
实现记录
Project Brief
项目说明
这个项目用于把计算机体系结构中的五级流水线概念落到可运行的 RTL 实现中。第一阶段不追求高性能，而是追求每个模块都能解释清楚、能仿真、能逐步验证。
当前计划：
- 先实现单周期可运行的数据通路。
- 拆分 IF、ID、EX、MEM、WB 五个阶段。
- 增加流水线寄存器和基本冒险处理。
- 用小型指令序列与波形检查每次修改。
- 后续再尝试 Cache、分支预测和简单 SoC 外设。
该项目的文章会尽量保留“为什么这么做”“哪里出错”“如何验证”的过程，而不是只给最终代码。
Notes & Discussion
项目标注与讨论
项目说明页也支持本地划线标注和讨论，适合记录阶段性疑问、复现思路和后续计划。
我的标注
选中正文中的一句话，点击浮层里的“标注这段”。