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技术笔记
Technical Notes
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未至之境
implementation-log
RISC-V 流水线 CPU:取指阶段实现记录
记录 PC 更新、指令存储器接口、基础仿真波形和第一轮实现约束。
RISC-V 五级流水线 CPU
2026年6月27日
RISC-V
Verilog
IF Stage
RTL
#riscv
#pipeline-cpu